Intelの次世代技術について語ろう 97

306 ：Socket774 ：2019/11/13(水) 11:56:13.08 ID:J+Xerdlu0.net

>>302
色々認識が違う
例えば現状ではCPUのチップ間インターコネクトの占める面積比重と高速シリアルの多重化等を加えて勘案すると
多くとも回線数はコネクトあたり二桁に収まる
電力効率では無くシリコンや実装のコストの方が支配的と見るべき

そもGloFo 14nmで作ったsummit ridgeの時点で最高速シリアルIPの使用や多重化による面積の大きな占有は発生していない
つまり元々要求帯域自体が大きくない

その先がDDR4である以上は、その能力を大きく超える実装をする意味はないって事
zen2以降のチップレットデザインは話が別、単にDDR4だけなら不必要な帯域
なら何故不必要に高速実装してあるかと言えば、スヌープ及びL4の存在と、カスタムなどでcIODの先が変わる可能性が有るから

だから通常のCPUにSiインターポーザやEMIBは必要ない
では何故必要かと言えば、この通常範囲を大きく逸脱した場合に使用される
例えば差動シリアルでは無くパラレルを多重化且つ高速化したバスが必要なケース、つまりHBMとかな