AMDの次世代APU/CPU/SoCについて語ろう 289世代

792 ：Socket774 ：2018/02/17(土) 18:18:40.75 ID:m5IwP1ODa.net

>>791
ではCCXを6Cとした場合を考えてみるか
先ずスライスを1.5倍とするかブロックを1.5倍とするかだが
この場合アクセス数が増えるし、コリジョンの発生回数を低減する為にも当然スライスを増加させたい
となると犠牲になるのはレイテンシ
結果的に増加する平均レイテンシを下げる為に上位キャッシュを出来れば高容量化したい
が、CCXを複数搭載する関係上L2迄のタグを保持する事と、大容量化したL3間での共有/排他制御から容量効率と速度は悪化する
まぁ7nmである事を勘案すればできなくは無い面積だとは思うし、速度もクロック上げれば良いわな
その場合APUラインも6Cからになるけど、こっちはこっちで電力的にもコスト的にも微妙になる(対象の低価格帯/モバイル類としては高くなる)
APUラインはDDR4のみとサイドポート付きのバージョンを用意したいところではあるけど
このサイズだとコスト的に無理が出て来るのでDDR4のみの選択か
あとは電力制御単位の問題、CCXでレギュレートしているので当然粗くなるし、L3がCCX内で最速のコアに引き摺られる仕様もあるのでこのデカいL3はほぼ常時最高速
それから配線の肥大化を招くので下層を多目に見積もる必要がある、つまり面積の割には多少高価になる
まぁこんなところか

因みに内部SDFはクロスバって話だったが、コアと比して低速要求だからこっち増やすのは比較的楽