【LGA3647】Skylake-X、KabyLake-X Part1

1 ：Socket774：2016/06/03(金) 19:49:07.40 ID:/fWEB6st.net

ハイエンドデスクトップ向けとしての新しいマザーボードはLGA3647 socketとなる。
http://www.tweaktown.com/news/52336/intels-next-gen-skylake-processor-arrive-lga-3647-socket/index.html

そして対応するCPU“Skylake-X”及び“KabyLake-X”となる。
TDP140Wで10-core, 8-core, 6-coreが用意される。
https://benchlife.info/intel-study-skylake-x-kaby-lake-x-and-basin-falls-for-skylake-w-06022016/

51 ：Socket774：2016/06/05(日) 03:41:46.41 ID:Q3WRA2a/.net

-Xって呼び方使うようになるとしたら、その背景ってメインストリームで6Cや8C出せっていう
人がいたりするけど、メインストリームのハイエンドと従来ーEを１つのシリーズに束ねること
で、メインストリーム（小さいソケット）で6Cとかは出さないよっていう意思表示でもあるんかね。

xxxxxxx-X
　〜4C　Socket H4(LGA1151)　メモリ2ch
　6C〜　Socket R(LGA2061) メモリ4ch、PCIe 48レーン

52 ：Socket774：2016/06/05(日) 05:00:52.02 ID:UeFN1SE0.net

6コア以上のダイがサーバー用しかないからだろ
サーバー用と別に6コア用のダイ作るほど需要がないんじゃね

53 ：Socket774：2016/06/05(日) 08:52:35.66 ID:Q3WRA2a/.net

>>52 内情としてはそうだろね。dGPU使わないからiGPUでコアだけ6C/8Cで安目のが欲しい
って人には解がないけど。

Skylake-XがLGA2061なら、PCIe 48レーンはPurleyと同じになりそうだから、最近の高速デバイス
(USB3.1、M.2やNVMeのSSD、Thunderbolt3)でそれ以外が目減りするのを補えそうだね。
Broadwaell-Eでキャッシュクロックが余りOCできないようだけど、この辺、Skylake-Xで何か違った
方向に行くのかどうか。（PurleyはCPU間の接続をQPIからUPIに変えて帯域上げるようだから、
CPU内のリングバスとかもア数増大に応じて何か改善があると、それでOC特性変わったりする
かね）

54 ：Socket774：2016/06/05(日) 12:10:15.28 ID:pt46f5yt.net

OCをKかXのみ(一応Cも)の許可制にしたくせに、
それ以外のIntelが想定しなかったOCは潰していくから、
キャッシュまでコアに近いOC出来てしまったHaswell-Eが例外な気がする

55 ：Socket774：2016/06/05(日) 12:12:49.50 ID:Q3WRA2a/.net

ここに出てたSocket P(LGA3647)のGigabyteのM/B MGS1-G20は、
http://www.tweaktown.com/news/52336/intels-next-gen-skylake-processor-arrive-lga-3647-socket/index.html

PurleyのDual CPU M/Bだったね。
http://www.eteknix.com/gigabyte-tease-lga-3647-skylake-e-socket-server-computex-2016/

>>54 Sandy-Eなんて5GHzでもCINEBENCHやエンコベンチスコアがほぼ比例でもっと例外だね。

56 ：Socket774：2016/06/05(日) 12:56:03.20 ID:Q3WRA2a/.net

逆に何でHaswellからリングバスクロックをコアクロックと分けたかって考えると、AVX2とかで１命令
当たりの発熱量のレンジ増大、リングバスの性能が高いとL3アクセスも早くなってL3が効く状況で
発熱し過ぎる（通常命令のBaseクロックとAVXのBaseクロックの開きがもの凄く大きくなるのも厄介
な問題か？）から、ちょっと抑えようなんてこともあったのかなんて推測も出来るかな。

>>55 のM/B型番はMG51-G20みたいだね。

57 ：Socket774：2016/06/05(日) 12:57:58.66 ID:UZuatnJC.net

XeonDとシングルソケットで同じ物使いまわしてマルチソケット向けはインターコネクトを豪華なものとして別に用意する路線なんじゃないかねぇ

58 ：Socket774：2016/06/05(日) 13:12:40.54 ID:Q3WRA2a/.net

Xeon Dはメモリ2ch。Skylake-Wはメモリ4chだから、ダイの種類と出来上がりの対応はいままで
通りで、Skylake-X, Skylake-Wのダイは、PurleyのLCCダイ(Skylake-WはことによるとMCCも使う
か？)の流用で、メモリ2ch、UPI、Omni-Path無効化でLGA2061に納めるって考えるのが普通じゃ
ない。
※今回名前の変更も重なって、皆混乱してるんかね？

59 ：Socket774：2016/06/05(日) 13:27:52.78 ID:Q3WRA2a/.net

あと、Xeon Dは、同じBroadwell世代の5775C、Broadwell-E/EPと性能特性も違う（L3はHTT有り
なのに1.5MB/Coreしかないし、クロック当たり性能はHaswell未満のよう）みたいだし、そんなの
Skylake-Xに使って欲しくないよね。

60 ：Socket774：2016/06/05(日) 15:22:13.95 ID:otJPdV7J.net

SCCダイをベースに色々と削って、LGA1151に収めるのは流石に厳しいのかな